2018年宁波大学2606高级数字系统设计博士研究生初试试卷(B卷).pdf
宁波大学 2018 年博士研究生招生考试初试试题 (B 卷 ) (答案必须写在考点提供的答 题 纸上 ) 第 1 页 共 3 页 科目代码 : 2606 科目名称: 高级数字系统设计 一、 ( 20 分) 分析如下 VHDL 所描述的逻辑电路,写出电路的逻辑表达式、电路功能和文件名。 entity add is port( A, B,E,F: in bit; C: out bit; S: in bit_vector(1 downto 0); end add; architecture str of add is begin process(A, B,E,F,S) begin CASE S IS WHEN “00”= C C C C NULL; END CASE; end process; end str; 二、 ( 20 分) 利用 VHDL 语言设计如 表 1 所示功能的逻辑电路 。 表 1 宁波大学 2018 年博士研究生招生考试初试试题 (B 卷 ) (答案必须写在考点提供的答 题 纸上 ) 第 2 页 共 3 页 科目代码 : 2606 科目名称: 高级数字系统设计 三、( 20 分)分析如下 VHDL 所描述的电路,写出电路的功能。 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY count IS PORT (D: IN IN TEGER Range 0 TO 15; clk, nR, nLD, A: IN STD_LOGIC; Q: OUT IN TEGER Range 0 TO 15); END count; ARCHITECTURE a OF count IS SIGNAL temp: INTEGER Range 0 TO 15; BEGIN PROCESS (clk, nR) BEGIN IF nR = 0 THEN temp = 0; ELSIF (clkEVENT AND clk = 1) THEN IF nLD = 0 THEN temp = D; ELSE IF A=1 THEN temp = temp + 1; ELSIF A = 0 then IF temp 9 then temp = temp+1; Else temp=0; End if; END IF; END IF; END IF; END PROCESS; Q = temp; END a; 宁波大学 2018 年博士研究生招生考试初试试题 (B 卷 ) (答案必须写在考点提供的答 题 纸上 ) 第 3 页 共 3 页 科目代码 : 2606 科目名称: 高级数字系统设计 四、( 20 分)利用 ROM 和 累加器设计一个频率分辨率小于 0.5Hz 的 DDS 正弦信号发生器, ROM采用 2568bit,频率控制字 M 为 8 位。 试给出: 1. 相位累加器的最少位数,时钟频率,最高输出频率。 ( 12 分) 2. 画出电路结构框图。 ( 8 分) 五、 ( 20 分) 设计 4 位乘 3 位二进制数乘法器的算法流程图,电路结构如图 1 所示。 图 1 乘法电路 A B P Start 4 3 7